MOSFET 알짜배기

MOSFAT  절연 게이트형 전계효과 트랜지스터(insulated gate field effect transistor)의 대표작이라 할 수 있는 MOSFET를 다뤄볼 까 합니다. MOSFET은 'metal oxide semiconductor field effect transistor'의 약어입니다. MOS-FET 또는 붙여서 MOSFET이라고 합니다. 일반적으로는 전기적인 신호를 증폭하거나 스위칭을 하는 목적으로 쓰입니다. MOSFET의 기본적인 원리는 이전의 포스트에서 언급했던 것 같은데, 현대 전해 커패시터의 아버지라고 불리는 Julius Edgar Lilienfeld가 1925년의 실험에서 밝혀진 것이라 할 수 있습니다. 그리고 MOSFET은 크게 두가지 분류를 합니다. 1. N-MOSFET : n-channel을 가지는 MOSFET 2. P-MOSFET : p-channel을 가지는 MOSFET ------------------------ 1. 증가형(enhancement type) : 게이트에서 수문을 점점 열어줌 2. 공핍형(depletion type) : 게이트에서 수문을 점점 닫아줌 분명히 FET이라고 붙어 있음에도, 접합형 전계효과 트랜지스터(junction field effect transistor)와 구분하는 이유는, MOSFET에서는 게이트와 채널 사이에 절연체가 쓰인다는 것입니다. 그래서 이름도 절연 게이트형 전계효과 트랜지스터인거구요. 절연체를 사용하는 이유는, 게이트 전압에 의해 생성된 전계가, 저항성분이 큰 절연체에 강하게 형성되기 때문에, 입력 임피던스가 대단히 커져서, 게이트 전류가 흐르지 않아서입니다. 그러면 절연체가 쓰이는 MOS 구조에 대해서 알아보자면... Metal-Oxide-Semiconductor   금속이 Ohmic contact으로 전극이 되고, 그 밑에 절연체인 Oxide가 있습니다. 그리고 그 밑으로 Bulk 또는 substrate라고 하는 것이 p형 반도체을 의미합니다.  아까 증가형과 공핍형으로 구분한다고 한 이야기는 게이트 전압에 의해서, 전자 또는 정공이 지나가는 channel이 점점 커지면, 증가형, 줄어들면 공핍형이라고 할 수 있습니다.  그러면 이제 MOSFET operation에 대해서 알아봅시다. 게이트가 열리면 Source와 Drain 사이의 전극을 통해서, 캐리어가 이동하는 것은 JFET과 같습니다. 채널이 생성되기 이전까지 어떤 과정이 있는지 볼까하는데요. (그림은 역시 그리기가 귀찮아서...형설출판사 'semiconductor device engineering'에서 스캔을 떴습니다.) 위의 그림과 같이 세 단계로 이루어 집니다. 1. Accumulation mode(축적모드) 2. Depletion mode(공핍모드) 3. Inversion mode(반전모드)            세가지의 모드에서 보면, 게이트의 금속과 아래의 기판으로 전극이 형성되어 있는데, 실제 MOSFET에서 직접적으로 저렇게 전극을 이어놓았다는 것은 아니고요. 다만 이해를 돕기위해, MOS 구조에서 Metal과 Semicon 사이의 전위차에 따라서, 어떻게 되는지 말하기 위해서, 붙여놓은 것입니다. 물론 실제로 저런식으로 전극을 구성해도 똑같이 될 것입니다. 회로 설계를 어떻게 하느냐에 따라서 다르겠지만, 일반적으로 Source를 접지한 형태로, VGS와 VDS가 쓰이고, Source와 Substrate 사이에는 VBS가 됩니다. (a) 축적모드는 기판전압이 금속의 게이트 전압보다 놓을 경우입니다. 즉, (VBS - VGS > 0) 인 경우입니다. (실제 회로가 접지를 기준으로 전위의 높고 낮음이 결정되어 지잖아요? 그러다 보니, Source 기준으로 이야기 하여, 저렇게 되는 것입니다) 금속쪽이 -고, 기판쪽이 +가 되어서, 절연층 근처 P형 반도체의 전자들이 밀려나고, 그 자리에 정공이 비교적 뭉쳐서 존재하게 됩니다. 그러면 전계는 그림에서 보듯, 정공 축적층에서 금속쪽으로 걸리게 됩니다. 사실 이 축적모드는 MOSFET의 동작에 있어서 큰 의미가 있는 것은 아닙니다. 왼쪽의 밴드그림은 복잡해 보이지만, 간단합니다. 본래 평형상태의 접합이라면, 아래 그림처럼 페르미레벨이 일치해야 할 것입니다.   그러나, P형 반도체의 표면부에서 전자들이 밀려나고, 이들이 줄줄이 아래쪽의 전자들을 밀어서, 도선을 따라서, 금속쪽에 전자를 공급하게 됩니다. 결국 반도체의 페르미레벨은 전위차만큼(qVG) 올라가게 됩니다. 그래서 저렇게 휘어지는 것입니다. (b) 공핍모드는 게이트 전압이 기판전압보다 커졌을 경우입니다. 즉 (VGS - VBS > 0) 인 경우이죠. 이 때는 축적모드의 반대의 모습을 보이기 시작합니다. 금속쪽이 이번에는 높은 전압의 +가 되어서, 반도체 표면의 정공을 밀어냅니다. 정공이 밀려나면 그 자리에 공간전하, 억셉터 이온이 형성되게 됩니다. 즉 공핍층이 형성되는 것이죠. 밴드선도에서는 기판전압에 비해서 커진 게이트 전압만큼 금속의 페르미 레벨이 떨어지게 됩니다. 이것은 금속의 전자들이 도선을 따라서 밀려나 P형으로 공급되기 때문입니다. (c) 반전모드는 공핍모드 상태에서 게이트 전압을 더욱 더 키웠을 경우 일어납니다. 이 큰 힘(?)으로 전자들이 도선을 따라서 쭉쭉 공급되어서 반도체의 전자들을 계속 밀어줍니다. 이 전자들이 밀리고 밀려서, 결국에 반도체 표면부에 전자들이 쌓이기 시작합니다. 마치 주판에서 제일 위에 있는 알을 왼쪽 처음부터 오른쪽 끝까지 하나씩 위로 올려놓는 것과 비슷합니다. 이렇게 해서 전자들이 하나의 층을 이루게 되는데, 이것을 바로 반전층(Inversion layer)라고 하고, 이 때의 게이트 전압을 문턱전압 또는 threshold voltage라고 합니다. 반전모드의 밴드선도는 잘 보셔야 되는데, 그림이 작아서 식별이 좀 어렵긴 하지만... 표면에서의 페르미 에너지가 진성페르미보다 높다는 것입니다. 이것은 전계에 의해서, 표면부쪽에만 전자들이 국부적으로 몰려 N형 반도체처럼 되었다고 할 수 있습니다.  ------------------------------------------------------------ MOSFET Operation 위에서 게이트 전압에 의해서 채널이 형성되어지면 증가형과, 채널이 소멸되면 공핍형이라고 했습니다.  아래 그림은 n type enhancement MOSFET의 On 과 Off 상태를 보여주는 것입니다.   대충 nMOS를 그려봤습니다. 전극 연결은 일반적으로 Source를 접지로 저런식으로합니다. 물론 Source가 아닌 Drain 이나 Gate 접지를 하여 회로를 구성할 수도 있습니다. 위 그림에서는 편의상 채널이 형성되어있는 것으로 그려놨는데... VGS가 걸려 Threshold voltage 이상을 넘지 않으면 채널은 형성되지 않습니다. 이러한 채널형성과정에 대해서는 앞에서 다뤘으니 더 이상 이야기 하지는 않겠습니다.   MOSFET의 I-V 특성곡선인데요. 예 그렇습니다. BJT와 JFET에서 봤던거랑 똑같습니다. 왜냐구요? 결국 트랜지스터니까요 ... -_-;; 그럼 왜 이름이 다르냐구요? ... GE, 도요타, 벤츠, 크라이슬러... 현다이... 모두 자동차라는 공통점은 있지만... 타보면 다르듯이... 뭐 그런겁니다. 위 그림에서 선형영역(linear region)은 VGS>VTO, VDS<(VGS-VTO)인 조건에서 나타나는 전류전압 특성입니다. 저항성 영역이라고도 합니다.  이 선형영역에서의 전류 ID는 다음과 같습니다. ID = β [2(VGS-VT)VDS-VDS2] 2 β = K(W/L) K = μnCOX = μn(εOX/tOX) COX : 게이트-산화막-반도체가 이루는 커패시터의 단위 면적당 용량값(F/cm2) εOX : 게이트 산화막의 유전율, 산화막 유전율과 진공에서의 유전율의 곱 (=εSε0) tOX : 산화막의 두께 W/L : 종횡비, aspect ratio, channel의 저항성분을 결정하는 공정상에 중요인자  그리고 선형영역이 끝나기 바로 직전에 포화영역으로 들어가는 단계에서의 점들을 이어놓은 것이 핀치오프(pinch off) 선이라고 할 수 있습니다. 다시말하면, 드레인 근처에 공핍층이 커져서 채널을 막아버리게 되는 지점입니다.  포화영역에서는 VGS>VTO, VDS>(VGS-VTO) 조건을 만족해야 합니다. ID = β [2(VGS-VT)VDS-VDS2] 2 선형영역의 드레인 전류, ID에서 VGS-VT = VDS가 되는 점이 핀치오프(pinch off) 이고, 이 이후로 VDS가 더 커지더라도, 전류는 더 증가하지도 감소하지도 않는, 즉 아무런 관련이 없게 됩니다. 즉 포화영역에서는 VGS-VT=VDS로 놓아도 무방합니다.  선형영역(linear region)의 드레인 전류식에 넣어서 계산해주면... ID = β [VGS-VT]2 2 공핍형 MOSFET은 공정단계에서 미리 채널을 형성해 놓고, 게이트 전압을 걸어서 채널을 소멸시키는 형태로 동작을 합니다. 게이트에 (-)전압이 인가되면, 채널이 소멸되어 질 것입니다. 그렇죠? 공핍층 MOS에서 선형영역은 VGS>VTO(VTO<0), VDS<(VGS-VTO)이고 드레인 전류, ID는 증가형 MOSFET과 똑같습니다. 왜 똑같을까요? 왜냐구요? 댐을 생각해보시면... 댐에서 수문을 점점 여는 거하고, 수문을 점점 닫는거하고... 그 차이 때문에... 물이 흘러내려가는 방향이 바뀌나요? 그건 아니죠...그렇죠? 아래는 증가형과 공핍형 MOSFET의 I-V특성곡선입니다. 보시다싶이 똑같내요. 저 그림은 역시 그리기가 구찮아서... Mcgraw hill, 'semiconductor physics and devices'에서 스캔을 떴습니다.   요약하자면... MOSFET도 똑같아요 두개의 전극 시스템(?)이 있구요... VGS가 채널을 열었다가 닫았다가 조절하고... 뒤에서 캐리어를 움직이게 하는 VDS가 있어서, 전류를 조절하게 됩니다. 간단하죠?  ------------------------------------------------------------ MOSFET Characteristics 위에서는 주로 게이트 전압 VGS를 가지고 이야기를 했는데... 이번에는 VDS가 드레인 전류, ID와 MOS 구조의 채널에 어떠한 영향을 주는지 볼까 합니다. 그림을 하나 또 스캔떴습니다. (저 스스로 그리고 지지고 볶고 해서... 포스트를 써 나가려고 했지만... 이 놈의 귀차니즘 때문에... 점점 나약해져가고 있나봅니다... 꾸벅~)    그림이 조금 작지만... 본래 책에서는 한페이지를 다 채우는 그림인데... 포샵으로 좀 줄여서 붙였습니다. 보기 편하게... 보시면... VDS가 증가함에 따라서, ID가 어떻게 변하고 Channel에는 어떠한 영향을 주는지 한눈에 볼 수 있는 그림입니다. (물론 VGS>VT 로 특정한 게이트 전압은 일정하다고 가정합니다) (a)에서 VGS>VT인 조건에서는 당연히 threshold voltage 보다 큰 게이트 전압이 인가되었으므로, 채널이 형성되어 있습니다. 여기에 드레인 전압을 가해주기 시작하는데 드레인 전류가 크지 않아서, 아직까지는 채널에 별 영향을 주지 않습니다. (b) 드레인 전압이 좀 커지니까, 어느 순간부터... 드레인 쪽 채널이 줄어들기 시작합니다. 따라서 전류 증가의 정도가 감소하기 시작하는군요. (c) 드레인쪽 채널이 드디어 막혀버렸답니다. 그러면서 포화가 되었습니다. 즉 VGS-VDS(Sat)=VTO 가 된 것이죠. 여기서 VDS가 더 커진다고 해서 전류는 더 이상 증가하지도 감소하지도 않고 saturation 상태가 됩니다. (d) 드레인 전압이 커짐에 따라서,  드레인에서 소스쪽으로 공핍영역이 확장하면서 채널이 소멸됩니다. 위에 그림중에서... 그림 11.43...  핀치오프(pinch off) 이전까지는 선형영역(linear region), 이후에는 포화영역(saturation region)인데, 위에서 각 영역에 해당하는 전류를 구했었잖아요. (선형영역) ID = β [2(VGS-VT)VDS-VDS2] 2 (포화영역) ID = β [VGS-VT]2 2 왜 저렇게 되는지 궁금하지는 않으신가요? 그림 11.40(d)를 보면서 읽어주십시오. VDS에 의해 만들어진 가로 방향 전계가 표면에 전자를 가속시켜서 전류를 만드는 거잖아요? VGS에 의해서 만들어지는 세로 방향 전계는 채널을 형성하는 것이구요. VDS에 의해서, 채널 내, 소스에서 x인 지점에 전위 VX가 발생한다고 합시다. 이 채널에는 게이트 전압에 의해서, 전하량 Q만큼 축적되어 있을 겁니다. ‘전하량이 축적되다’ 이 말에서 뭔가 떠오르는거 없나요? 그렇습니다. 바로 커패시턴스, C! 커패시턴스는 단위 에너지(V)에 의해서 축적되는 전하량(Q)을 이야기 하는 거잖아요? C = Q V    즉 축적된 전하량을 Q라고 하면... Q = -COX(VGS-VX-VTO) 채널이 형성된 상태에서 Source를 기준으로 x방향으로 VX라고 했으니.. 맞죠? 채널에 흐르는 전류, ID는 전류밀도, JD = neυ = ne, υ = μE, ne = Q, 이므로 ID = QμEXW  W는 반도체 공정상의 세로축 길이(channel width) EX = -dVX/dx 이므로, IDdx = -COX(VGS-VX-VTO) μ(-dVX)W = μCOXW(VGS-VX-VTO)dVX 채널의 길이에 대하여 적분해 주면, (경계조건, 0 < x < L) ID = μCOX W [2(VGS-VT)VDS-VDS2] 2L 이것이 선형영역에서 흐르는 드레인 전류입니다. VGS-VT=VDS로 놓고, 정리해주면, 포화영역에서의 드레인 전류가 됩니다. ID(Sat)= μCOXW [VGS-VT]2 2L 트랜지스터 거의 다 끝나갑니다. 참으로 긴 포스트입니다 -_-;; 힘들엉.. 게이트 전압이 변함에 따라서, 드레인 전류가 변하는 것을, MOSFET transconductance, gm이라고 합니다.  엄밀하게 말하면 아래 식과 같습니다. gm = 2ID  = 2ID VGS-VTh VOV VTh : threshold voltage VOV : overdrive voltage 보통은... 전압 당 전류 이득이라고 해서, 다음과 같이 씁니다 gm = ∂ID  = WμCOXVDS ∂VGS L 이것은 선형영역에서의 transfer gain입니다. VGS와 무관하게 VDS에 따라서, 전류가 선형적으로 증가한다는 것을 보여준다고 할 수 있습니다. 포화영역에서는... VDS1=VGS-VTO 이므로.. gm(Sat) = ∂ID(Sat)  = WμCOX (VGS-VTO) ∂VGS L 포화영역에서는 이제 VDS와 무관하죠? VTO는 정해진 값일테니, VGS의 함수입니다. [출처] MOSFAT|작성자 스피커

출처 : 능력자님 http://blog.naver.com/johyunsuk09?Redirect=Log&logNo=120101640056


아래는 MOSFET 시뮬레이션
http://www-g.eng.cam.ac.uk/mmg/teaching/linearcircuits/mosfet.html